فهرست نشریات علمی دسترسی آزاد ایران

در این مقاله به بررسی قفل‌کننده D منطق حالت جریان و نیز بهبود سرعت و عمل‌کرد آن پرداخته شده است. ساختار اولیه مدارهای قفل‌کننده D حالت جریانی، بارها دست‌خوش تغییرات شده است. سرعت و توان مصرفی دو هدف اصلی در طراحی این‌گونه مدارها محسوب می‌شود. در این کار دو ایده اصلی مطرح شده است، استفاده از بار فعال در مدار نگاه‌دارنده و استفاده از خازن ترانزیستوری در کوپلاژ ورودی و حذف اثرات فرکانس پایین. سلف فعال در خروجی، با حذف اثرات خازنی پاسخ مدار را بسیار سریع‌تر کرده و در نتیجه زمان‌های صعود و نزول بسیار کاهش یافته‌اند. تکنولوژی استفاده شده 90nm Mixed-Signal SALICIDE (1P9M) و ولتاژ تغذیه مدار V 1 می‌باشد. در این شرایط با شبیه‌سازی‌های انجام شده مشخصه‌های مداری از قبیل تأخیر ps 11/1، زمان صعود ps 64/3 و زمان نزول ps 57/3 در فرکانس پالس ساعت GHz 10 با خروجی تفاضلی با V 464/0 نوسان قله به قله به دست آمده‌اند. توان ایستای مصرفی مدار حالت جریانی قفل‌کننده D تفاضلی μW 200 می‌باشد. فرکانس کاری مدار قفل‌کننده D می‌تواند تا فرکانس‌های بالاتر از GHz 40 با جیتر زمانی قله به قله کمتر از f 400 بالا برود. این خصوصیات مدار ارائه شده را برای کاربردهای با فرکانس کاری بسیار بالا، در حد چند ده گیگاهرتز، کارآمد کرده است.