فهرست نشریات علمی دسترسی آزاد ایران

با کاهش ابعاد ترانزیستورهای CMOS که به‌منظور دست‌یابی به کارایی بیشتر است، آسیب‌پذیری مدارهای منطقی دیجیتال در مقابل با خطاهای نرم ناشی از برخورد ذرات پرانرژی در حال افزایش است. فلیپ‌فلاپ‌ها یکی از عناصر مهم مدارهای منطقی ترکیبی بوده که در مقابل تک‌رویداد واژگونی (SEU) و تک‌رویداد چندگره واژگونی (SEMU) بسیار آسیب‌پذیر هستند. در این مقاله، یک مدار فلیپ‌فلاپ جدید مصون در برابر SEU و همچنین مقاوم در برابر SEMU، طراحی و ارزیابی شده است. در مقایسه با کارهای مشابه قبلی، مدار پیشنهادی علاوه بر آن‌که دارای هزینه‌های طراحی کمی است، دارای مصونیت در مقابل SEU و همچنین مقاومت بالا در مقابله با SEMU نیز می‌باشد. این مهم به کمک تحلیل مداری و همچنین شبیه‌سازی‌های صورت‌گرفته تحقیق و نشان داده شده است. بر اساس نتایج حاصل از این شبیه‌سازی‌ها، مدار فلیپ‌فلاپ پیشنهادی در مقایسه با مدار فلیپ‌فلاپ مشهور و پرکاربرد MS-DICE، 20% توان مصرفی و 31% تأخیر کمتری را پیشنهاد می‌دهد. در ادامه این مقاله، عملکرد مدار فلیپ‌فلاپ پیشنهادی در مقابل تغییرات فرآیند، ولتاژ و دما (PVT) نیز مورد بررسی قرار گرفته و نشان داده شده که این مدار در مقابل تغییرات PVT نیز عملکرد قابل‌اطمینانی از خود نشان می‌دهد.