فهرست نشریات علمی دسترسی آزاد ایران

دراین مقاله، ساختار متداول مقایسه‌کننده‌های تک‌طبقه به‌گونه‌ای اصلاح شده است که آفست ترانزیستورهای ورودی بدون استفاده از آپ‌امپ کمکی بهره‌بالا، با دقت بسیار خوبی جبران می‌شود. تغییر از فاز پیش-تقویت به فاز لچ، با دستور سیگنال‌های آنالوگ با دامنه کوچک، از طریق بدنه ترانزیستورهای PMOS در مسیر حلقه فیدبک مثبت و منفی میسر می‌شود؛ درنتیجه، تعداد سیگنال‌های دیجیتال که برای کنترل عملکرد مقایسه‌کننده به بخش آنالوگ منتقل می‌شوند، کاهش یافته و اثرات تزویجی سیگنال‌های دیجیتال در بخش آنالوگ لی‌اوت بهبود می‌یابد. مدار جدیدی برای افزایش قدرت درایو مقایسه‌کننده (تا چهار برابر معمول) ارائه شده است که با جبران بخش بزرگی از خازن مزاحم طبقات بعدی، امکان مقایسه در سرعت‌های بالاتر را نیز فراهم می‌کند. شبیه‌سازی‌های پس از لی‌اوت در شرایط سخت نشان می‌دهد که مقایسه‌کننده پیشنهادی می‌تواند اختلاف ولتاژ 1.5 میلی‌ولت را در تمام گوشه‌های پروسه و با حضور ولتاژ آفست ورودی 15 میلی‌ولت، در سرعت نمونه‌برداری 800 میلیون نمونه‌برثانیه، به‌درستی تشخیص دهد. آنالیز مونت‌کارلو در 100 تکرار مختلف، با انتخاب تصادفی ولتاژ آفست ورودی از توزیع گاوسین با مقدار 25 میلی ولت در 3σ نشان می‌دهد که انحراف معیار آفست ارجاع‌شده به ورودی به 150 میکروولت کاهش می‌یابد. کل توان‌مصرفی مقایسه‌کننده پیشنهادی 550 میکرووات در سرعت نمونه‌برداری 800 میلیون نمونه برثانیه است. نتایج شبیه‌سازی پس از لی‌اوت با استفاده از نرم‌افزار HSPICE و براساس نسخه BSIM3v3 در مدل‌سازی ترانزیستورهای پروسه 0.18 میکرون ارائه شده‌اند.