فهرست نشریات علمی دسترسی آزاد ایران

در این مقاله یک مدار دومینو جدید برای کاهش توان مصرفی گیت‌های عریض بدون کاهش چشم‌گیر سرعت پیشنهاد می‌شود. در تکنیک مداری پیشنهادی از مقایسه جریان شبکه پایین‌کش با جریان مرجع جهت تولید خروجی مناسب استفاده می‌شود. بدین طریق دامنه تغییرات دو سر شبکه پایین‌کش کم شده و توان مصرفی کاهش می‌یابد. همچنین از یک ترانزیستور در حالت دیودی به‌صورت سری با شبکه پایین‌کش استفاده شده است تا جریان نشتی زیر آستانه کاهش و مصونیت در برابر نویز افزایش یابد. شبیه‌سازی گیت‌های OR عریض با استفاده از نرم‌افزار HSPICE در فناوری 90 نانومتر CMOS انجام شده است. نتایج شبیه‌سازی گیت‌های OR 64 بیتی در تأخیر یکسان، 39% کاهش توان و 2.1 برابر بهبود مصونیت در برابر نویز را نسبت به مدار دومینو استاندارد نشان می‌دهند.