An efficient parallel critical path tracing for path delay fault simulation
نویسندگان
1 گروه مهندسی کامپیوتر، دانشگاه کاشان، کاشان، ایران.
2 گروه مهندسی برق، واحد اصفهان (خوراسگان)، دانشگاه آزاد اسلامی، اصفهان، ایران.
3 گروه مهندسی کامپیوتر، دانشگاه صنعتی شریف، تهران، ایران.
4 گروه مهندسی برق، واحد کاشان، دانشگاه آزاد اسلامی، کاشان، ایران.
5 گروه مهندسی برق، واحد کاشان، دانشگاه آزاد اسلامی، کاشان، ایران.
doi
10.22052/scj.2022.246420.1068چکیده
Delay fault simulation is the most general method that is used to assess the quality of generated test sets. Path delay fault is one of the most frequently used delay fault models. Path delay fault simulation is a time-consuming operation, especially for today's complex digital circuits. In this work, a novel critical path tracing algorithm is proposed for parallel path delay fault simulation. The obtained outcomes denote 489 times average speedup compared with the traditional path tracing, as well as 186 times average speed-up in comparison with the latest reported results of previous studies.
