فهرست نشریات علمی دسترسی آزاد ایران

در این مقاله، یک مبدل دیجیتال به آنالوگ دلتا-سیگما درجه دوم (DSM-DAC) 16بیتی چند حالته با ساختار بهم‌ریخته زمانی (TI) در فرکانس مرکزی 4 گیگاهرتز و با پهنای باند 20 مگاهرتز به زبان توصیف سخت‌افزاری (VHDL) مبتنی بر FPGA پیاده‌سازی شده است. معماری پیشنهادی تنها از یک فرکانس کلاک برای تولید سیگنال‌های فرکانس رادیویی (RF) استفاده می‌کند. مدولاتور دلتا-سیگما (DSM) درجه دوم با توانایی تنظیم مجدد دارای سه حالت پایین‌گذر (LP)، میانگذر (BP) در فرکانس 4/Fs و بالاگذر (HP) برای سنتز سیگنال است. برای افزایش فرکانس نمونه‌برداری (Fs)، ساختار 4 کاناله TI پیشنهاد شده است که هر کدام از کانالها در فرکانس 4/Fs کار می‌کنند. از آنجایی که ضرایب ساده برای همه حالتها وجود دارد، عملیات ضرب را می‌توان با استفاده از یک بلوک شیفت دهنده انجام داد. یک چالش مهم در طراحی این نوع ساختارها، خطای چرخه وظیفه (DCE) است. برای غلبه بر اثر خطای DCE، با تنظیم مدار فیلتر و یکطرفه کردن باند فرکانسی عبور سیگنال بدون اضافه کردن سخت افزار اضافی و پیچیدگی مداری، راه‌حل جدیدی پیشنهاد شده است. در این روش با حذف اثر تصویر سیگنال مقادیر SNDR و SFDR حتی برای حالت BP به طور قابل توجهی افزایش می‌یابد. چالش دیگر خطای عدم تطابق سلول‌های DAC است. این خطا به دو روش میانگین‌گیری وزنی داده‌ها (DWA) و مرتب‌سازی تطبیق عناصر پویا (SDEM) جبران سازی شده است. نتایج شبیه‌سازی در ISE نشان می‌دهد که مقدار SNDR برای حالت‌های LP، BP و HP به ترتیب برابر با 10/106، 65/105 و 95/104 dB است.