طراحی عنصر تاخیری برای مبدل های زمان به دیجیتال
نویسندگان
1 دانشگاه صنعتی شریف، دانشکده برق
2 دانشگاه صنعتی شریف، دانشکده برق
doi
10.52547/jiaeee.18.4.97چکیده
طراحی عنصر تاخیری که یک بلوک کلیدی در مبدلهای زمان به دیجیتال (TDC) میباشد، یک بخش چالش برانگیز در طراحی حلقه قفل فاز تمام دیجیتال (ADPLL) است. در این مقاله طراحی مدار یک عنصر تاخیری تازه ارایه میشود که زمان تاخیر انتشار را کاهش داده و متناسب با آن قدرت تفکیک ...
